现代CPU设计

近年来，国产CPU的研发取得长足进步，性能快速逼近国际一流水平，产业生态蓬勃发展。然而，系统讲解现代CPU设计并融入一线实践经验的高质量学习资源仍十分稀缺。大量学习者在掌握体系结构理论或完成基础设计实验后，仍面临从原理到工程实现的“最后一公里”屏障——缺乏关于现代CPU设计方法、关键技术与性能评估体系的系统性实践指导。
本书由龙芯团队基于20余年自主CPU研制经验撰写，以工程化实践为主视角，系统贯通现代CPU设计的关键技术，从设计方法学到具体实现，从单核流水线到多核一致性，提供一条从入门到进阶的清晰技术路径。书中融入龙芯LA464处理器核、龙芯3号处理器等真实案例，能够帮助读者快速打通理论到实践的认知屏障。

本书特点

技术覆盖全面：涵盖指令集架构、动态分支预测、寄存器重命名、保留站、Cache预取、多核一致性、片上网络及性能量化分析等现代CPU核心技术。
内容体系完整：按“设计方法学一设计实现技术一性能评估分析”三部分递进组织内容，先单核后多核，逻辑清晰，便于系统掌握。
实践经验融入：凝练一线研发经验，以真实芯片设计案例贯穿全书，技术方案可落地、可验证。

本书以CPU设计为主线，系统贯通讲解其基本理论与实现技术，整体逻辑按照“设计方法学－设计实现技术－性能评估分析”三部分组织，其中的设计实现技术作为主体部分按照先指令架构、后硬件结构，先单核、后多核的顺序递进展开。内容涵盖计算机系统的基本组成及其工作过程、指令系统结构、CPU流水线设计、处理器前端和后端、存储子系统、多核处理器、片上互连系统设计，以及处理器性能量化分析和评估。本书主要面向计算机专业的学生、从事CPU设计与研发的工程师以及对计算机技术感兴趣的研究人员。

胡伟武，1991年毕业于中国科学技术大学计算机系，随后免试进入中科院计算所直接攻读博士学位，师从著名计算机专家夏培肃院士，1996年3月博士毕业并获工学博士学位。现任中国科学院计算技术研究所研究员、博士生导师，龙芯中科技术股份有限公司董事长、龙芯CPU首席科学家。全国青联委员，第十一届全国人大代表，党的十八、十九、二十大代表。主要研究方向为计算机系统结构和微处理器设计，作为总设计师成功研制多款国产龙芯高性能通用CPU。主持国家自然科学基金、国家863高技术研究、国家“核高基”科技重大专项、中国科学院知识创新工程等项目10余项。出版专著3部，在国内外期刊和会议上发表论文70余篇，申请专利62件。曾获中国科学院科技进步二等奖、中国科学院院长奖学金特别奖、全国首届优秀博士论文奖、中国科学院第五届优秀青年、中国科学院第七届杰出青年、中国青年五四奖章等奖励。<br />　<br />汪文祥，博士，正高级工程师，龙芯中科技术股份有限公司处理器核首席架构师，中国科学院大学岗位教授。主要研究方向为处理器体系结构设计、处理器验证及计算机系统性能分析优化等，参与多项国家“核高基”、863 和 973 项目，在国内外各种期刊和学术会议上发表文章10余篇，申请专利数十项、授权专利10余项。2012 年起任龙芯中科芯片研发部IP组组长，负责龙芯系列CPU IP 核的开发研制及维护，参与制定龙芯指令系统架构规范。著有《CPU设计实战》《计算机体系结构》《计算机体系结构基础》等。<br /><br />王焕东，博士，龙芯中科技术股份有限公司首席工程师。主要研究方向为计算机体系结构、多核处理器设计、内存接口及高速I/O接口设计等，参与多项国家“核高基”、863和973项目，在国内外各种期刊和学术会议发表文章10余篇，申请专利20余项。2010年起任龙芯中科芯片研发部多核结构组组长，负责龙芯3号及龙芯2号系列多核处理器芯片的开发研制。　<br /><br />谭弘泽，博士，龙芯中科技术股份有限公司研发工程师，毕业于中国科学院计算技术研究所，主要研究方向为高性能处理器体系结构设计、处理器性能分析与优化。长期从事国产处理器核架构设计和性能调优工作，参与核心部件版本演进与工程化落地，具备扎实的理论功底与丰富的工程实践经验。

目　　录<br />前言<br />第1章　引言　1<br />1.1　计算机系统结构基础　2<br />1.1.1　计算机的基本组成　2<br />1.1.2　计算机系统的工作过程　3<br />1.2　衡量计算机的指标　5<br />1.2.1　计算机的性能　5<br />1.2.2　计算机的价格　6<br />1.2.3　计算机的功耗　7<br />1.3　计算机系统结构的发展　9<br />1.3.1　摩尔定律和工艺的发展　10<br />1.3.2　计算机应用和体系结构　13<br />1.3.3　计算机系统结构发展面临的<br />障碍　14<br />1.4　计算机系统结构设计的基本原则　16<br />1.4.1　平衡性　16<br />1.4.2　局部性　18<br />1.4.3　并行性　18<br />1.4.4　虚拟化　19<br />1.5　本章小结　20<br />第2章　指令系统结构　21<br />2.1　指令系统结构的发展历程　21<br />2.1.1　影响指令系统结构发展的<br />因素　22<br />2.1.2　主要指令系统结构的类型　23<br />2.2　基础指令系统的用户态子集　25<br />2.2.1　指令的基本组成　26<br />2.2.2　RISC指令系统示例　30<br />2.3　基础指令系统的核心态子集　37<br />2.3.1　特权等级　37<br />2.3.2　异常与中断　38<br />2.3.3　存储管理　42<br />2.3.4　控制状态寄存器　49<br />2.4　SIMD指令扩展　51<br />2.4.1　SIMD指令发展简史　52<br />2.4.2　SIMD指令经典技术　55<br />2.4.3　SIMD指令技术演进　58<br />2.5　虚拟化扩展　61<br />2.5.1　CPU虚拟化　62<br />2.5.2　内存虚拟化　63<br />2.5.3　I/O虚拟化　64<br />2.6　本章小结　66<br />第3章　 处理器流水线设计概述　67<br />3.1　静态调度流水线　67<br />3.1.1　经典五级流水线　68<br />3.1.2　指令间相关和流水线冲突　70<br />3.1.3　流水线中的异常处理　74<br />3.1.4　超流水和超标量　75<br />3.1.5　静态指令调度　80<br />3.2　动态调度流水线　83<br />3.2.1　动态调度流水线基础设计　83<br />3.2.2　Tomasulo算法实现案例　85<br />3.2.3　基于重命名缓存的寄存器<br />重命名　90<br />3.2.4　基于统一物理寄存器堆的<br />寄存器重命名　90<br />3.2.5　超标量动态调度流水线　91<br />3.3　真实设计案例：龙芯LA464<br />处理器核　93<br />3.3.1　取指部件　94<br />3.3.2　指令分配与提交部件　95<br />3.3.3　定点部件与向量部件　96<br />3.3.4　访存部件　97<br />3.3.5　缓存失效队列　100<br />3.4　本章小结　101<br />第4章　处理器前端　102<br />4.1　前端性能影响　102<br />4.2　前端整体结构　103<br />4.2.1　耦合式前端　105<br />4.2.2　解耦式前端　106<br />4.2.3　分支预测流水线　106<br />4.3　条件分支预测器　108<br />4.3.1　静态分支预测　108<br />4.3.2　饱和计数器　108<br />4.3.3　Bimodal分支预测器　109<br />4.3.4　分支历史　109<br />4.3.5　简单全局历史预测器　112<br />4.3.6　组合分支预测器　113<br />4.3.7　YAGS分支预测器　114<br />4.3.8　神经网络预测器　115<br />4.3.9　TAGE分支预测器　119<br />4.3.10　Loop预测器　122<br />4.3.11　SC预测器　124<br />4.3.12　BATAGE分支预测器　124<br />4.3.13　带宽优化技术　124<br />4.4　间接分支预测器　126<br />4.4.1　类GShare间接分支<br />预测器　127<br />4.4.2　SNIP　127<br />4.4.3　ITTAGE预测器　128<br />4.5　RAS　129<br />4.5.1　简单RAS　130<br />4.5.2　SCRAS　130<br />4.5.3　CTRAS　131<br />4.5.4　DSRAP　131<br />4.5.5　SARAS　132<br />4.5.6　后备预测　132<br />4.5.7　HRAS　133<br />4.6　BTB　134<br />4.6.1　分支预测的对象　134<br />4.6.2　相联结构　136<br />4.6.3　区域BTB　136<br />4.6.4　多分支预测　137<br />4.6.5　存储压缩　138<br />4.7　本章小结　142<br />第5章　处理器后端　143<br />5.1　寄存器重命名设计　144<br />5.1.1　基于ROB或重命名缓存的<br />重命名实现方案　145<br />5.1.2　基于统一物理寄存器堆的<br />重命名实现方案　147<br />5.2　保留站设计　154<br />5.2.1　保留站项　154<br />5.2.2　保留站和寄存器的关系　155<br />5.2.3　保留站的组织方式　156<br />5.2.4　指令发射执行过程　159<br />5.2.5　指令挑选　161<br />5.2.6　指令唤醒　164<br />5.2.7　指令分配　169<br />5.3　后端执行阶段处理　170<br />5.3.1　常见功能部件　170<br />5.3.2　前递数据网络　173<br />5.3.3　执行资源分簇　175<br />5.3.4　访存指令执行处理　178<br />5.4　本章小结　184<br />第6章　存储子系统　185<br />6.1　Cache设计概述　186<br />6.1.1　Cache的映射与组织方式　186<br />6.1.2　组相联Cache的访问方式　188<br />6.1.3　Cache的写入　191<br />6.1.4　Cache的替换　193<br />6.1.5　非阻塞Cache设计　194<br />6.1.6　支持超标量取指的指令<br />Cache　198<br />6.1.7　支持超标量访存的数据<br />Cache　200<br />6.2　TLB设计概述　202<br />6.2.1　TLB结构　202<br />6.2.2　TLB缺失处理　204<br />6.2.3　软硬协同维护TLB　205<br />6.3　TLB和一级Cache的协同关系　208<br />6.4　Cache替换策略　211<br />6.4.1　无前生命期历史的替换<br />策略　211<br />6.4.2　含前生命期历史的替换<br />策略　219<br />6.5　Cache预取　225<br />6.5.1　指令预取　226<br />6.5.2　数据预取　232<br />6.6　本章小结　251<br />第7章　多核处理器　252<br />7.1　并行编程模型与多处理器系统　252<br />7.1.1　程序的并行行为　252<br />7.1.2　共享存储编程模型　253<br />7.1.3　消息传递编程模型　261<br />7.1.4　共享存储与消息传递多<br />处理器系统　264<br />7.1.5　常见共享存储系统　266<br />7.2　存储一致性　268<br />7.2.1　共享存储系统的指令<br />相关　268<br />7.2.2　共享存储系统的访存事件<br />次序　271<br />7.2.3　存储一致性模型　272<br />7.3　多核处理器的片上Cache　276<br />7.3.1　片上Cache结构　277<br />7.3.2　Cache一致性协议的分类　278<br />7.3.3　Cache一致性协议的实现　281<br />7.4　本章小结　284<br />第8章　片上互连系统设计概述　285<br />8.1　交互机制　285<br />8.1.1　单向控制　286<br />8.1.2　握手机制　287<br />8.1.3　流控机制　290<br />8.2　多通道传输　293<br />8.2.1　多实通道　294<br />8.2.2　多虚通道　294<br />8.3　互连结构　295<br />8.3.1　总线型互连结构　295<br />8.3.2　交叉开关型互连结构　297<br />8.3.3　片上网络型互连结构　298<br />8.4　真实案例设计：龙芯3号处理器　301<br />8.4.1　龙芯3号处理器的基本<br />结构　301<br />8.4.2　龙芯3A5000处理器的互连<br />结构　302<br />8.5　本章小结　303<br />第9章　处理器性能量化分析评估　304<br />9.1　处理器性能评估指标　304<br />9.1.1　常用处理器性能评估<br />指标　304<br />9.1.2　并行计算机系统的常用性能<br />评估指标　306<br />9.2　性能测试程序集　307<br />9.2.1　微测试程序集　308<br />9.2.2　基准测试程序集　310<br />9.2.3　测试程序集评估时间优化　314<br />9.3　性能评估方法　321<br />9.3.1　基于分析和预测的性能<br />建模　322<br />9.3.2　基于模拟的性能建模　324<br />9.3.3　硬件性能测量　327<br />9.4　本章小结　332<br />参考文献　333<br />